このADCは大体完成して、運用していたが、10MHzのルビジウムスタンダード発振器が入手できた。これを同期させるPLL回路を作って、回路追加した。

　

　

　当初Wordクロックに同期を考えていたが、このADCはWordSync出力を付けたので、このADC内部で10MHzへの同期回路を入れると、そのまま10MHz→WordSync出力の変換器としても使用できる。

　ADCのメイン基板の水晶発振器を取り外し、コネクタを取り付けて亀の子基板に電源とクロックを接続する。

　

　■回路

　回路図は以下の通り、入力回路とPLL回路を別基板としてた。

　

　

　ルビジウム発振器は、正弦波出力10MHz、0.55Vrms、50Ω。これをディジタル信号に変換する。
　まず、基板1。入力に基準信号が繋がっていない場合、どんな信号が入ってくるか判らないので、入力には50Ω系3次チェビシェフBPFを入れる。その後、50Ω（51Ω）終端、入力保護を入れる。
　その後はリミッタアンプで増幅して飽和させてしまう。最近はレール・ツー・レールの広帯域オペアンプがあり、出力を飽和させても折り返しひずみなど起きないのでこれを用いる。今回は入手の都合でMAX4415を12倍で使う。
　その後に高速コンパレータでロジックレベルに変換する。若干のヒステリシスをかける。こちらはMAX961を用いた。こうすることで、ジッタを減らすことができる。

　

　

　基板2がPLL部分。PLLは、基準信号と発振信号と、それぞれ分周して同じ周波数で位相比較しなければならない。10MHzを1/625に分周する（74HC4059)。それと、VCXOの出力、24.576MHzを1/1536に分周する（74HCV4040と74HC109)。すると、両方とも16kHzになる。これで初めて位相比較可能となる。44.1kHz系のクロック、たとえば11.2896MHzなどでは分周して10MHzとこのような比較周波数を見つけることが難しく（超低周波になる）、2重PLLをとる方法が使われる。
　位相比較（74HC4046)のPC2出力に高周波カットのLCフィルタとラグリードフィルタを入れる。三田電波のVCXO、MXO-75BEは、フィルタのRが100kΩ程度以上になると動作しなくなる。どうもコントロール入力のバイアス電流が比較的多く、相殺されてしまうようで、フィルタのRは33kとした。Cは300μF+1k//20μＦ。コンデンサは積層セラミックを並列にしている。

　入力信号に付いているIC10（74VHC123)の回路は、入力信号が入ったことを検出する回路。約9.5MHz以上の信号が入ると、自動的に通常の水晶モジュールからPLLに切り替えるもの。これはADCのケースにスイッチを付け加えるスペースが少なくなり、オートデテクトにした方が楽であろうと考え、うまく動いた。
　二つの水晶モジュールにはイネーブル端子が付いていないので、PchのPowerMOS（NP20P04SLG/NEC)で電源をON/OFFする。ON抵抗が小さく、耐圧があり、5V駆動ができるものであれば使用可能である。ちなみにこれは4.5V駆動で24mΩ（Typ)、40V。

　ロック検出は、IC12にPCP出力の信号からワンショットで作り出す。ハザード防止のため、R112,C115の積分回路を入れておく。IC17がVHCならば不要か、もしくはもっと小さい時定数にできる。
　本PLLは、WordSyncと違い、二つのクロックの位相差をゼロにする必要がないので、位相オフセット調整を入れない。これを入れるとむしろノイズ注入の可能性がある。その代わり、位相差がある値以下になったことで安定してPLLロックしたことを検出する。VR111を用いて、PLLが安定したときにLEDが点灯するように調整する。ボリュームはジッタに関係しないので高級品/多回転などは不要。

　例によって、ジッタ測定装置を持っていないので、性能評価は・・・（笑）音でするしかない。

　

　

　■写真

基板1。3次BPFとアンプ、コンパレータ。３Mの銅箔テープでベタGNDを作る。

　基板2。秋月のハーフピッチ基板に、３Mのエンボス銅箔テープを細く切り、GNDをメッシュ状に作る。

　

　

　パワーLEDの下に穴を追加し、PLLロックLEDを付ける。

　

　　

■応用

　この回路は、再生用のDACにも応用可能である。44.1k系がほしい場合には、PLL1707と27MHzのクロックで2重PLLをつくるようにすればよい。入力信号検出自動切り替えなどは必要ない。